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Année académique : 2023-2024 |
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| Intitulé U.E. : Techniques numériques | Code U.E. : EL235 | |||||||||||||
| Pondération : 60 pts | Cycle : 1 | Obligatoire : oui | Bloc : Bloc 2 | Langue d'enseignement : Français | ||||||||||
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Activités d'apprentissage composant l'UE :
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Coordonnées du responsable de l'UE : Martin Gilles (Gilles.MARTIN@hel.be) |
Coordonnées des intervenants de l'UE : Martin Gilles (Gilles.MARTIN@hel.be), |
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Prérequis : |
Corequis : |
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| Compétences visées |
Collaborer à la conception d'équipements électroniques.- Assimiler les grands principes de l'électronique analogique et numérique ainsi que la conversion de l'une vers l'autre.- Maîtriser (installer, paramétrer, utiliser, …) des logiciels spécifiques d'assistance, de simulation, de supervision, de conception (CAO), de maintenance, … Collaborer à la conception, à l’amélioration et au développement de projets techniques.- Analyser une situation donnée sous ses aspects techniques et scientifiques.- Elaborer une méthodologie de travail. - Planifier des activités. - Proposer des solutions qui tiennent compte des contraintes. - Rechercher et utiliser les ressources adéquates. Communiquer et informer.- Présenter des prototypes de solution et d’application techniques.- Utiliser le vocabulaire adéquat. Maîtriser la structure, la mise en œuvre, le contrôle et la maintenance d'équipements électroniques.- Assimiler les concepts de l'électronique de basses, de moyennes et de hautes fréquences.- Assimiler les concepts d'électronique de faible, de moyenne et de forte puissance. - Développer un système ou partie de système d'automates programmables industriels, de systèmes embarqués, …de microcontrôleur. S’engager dans une démarche de développement professionnel.- Travailler tant en autonomie qu’en équipe dans le respect de la structure de l’environnement professionnel. |
| Description du contenu des activités d'apprentissage (AA) : |
1 : Intro langage VHDL projetSavoir faire Utiliser un logiciel de développement dédié aux applications sur FPGA Concevoir un modèle comportemental correspondant à un circuit logique Simuler de façon adéquate le comportement d'un modèle conçu Implémenter un modèle conçu dans un FPGA 2 : Intro langage VHDL théorieSavoir Les particularités syntaxiques du langage de description VHDL Architectures de circuit programme FPGA. Savoir faire Utiliser un logiciel de développement dédié aux applications sur FPGA Concevoir (Décrire) un modèle comportemental correspondant à un circuit logique Simuler de façon adéquate le comportement d'un modèle conçu Implémenter un modèle conçu dans un FPGA. |
| Description des méthodes d'enseignement : |
1 : Intro langage VHDL projetSur base du cours théorique, les étudiants sont amenés à réaliser des projets visant à décrire des systèmes relativement complexes de bas niveau. Par ces projets, les étudiants approfondiront leurs connaissances des différents protocoles de communication (Exemples : RS232, I2C, VGA, ...) et/ou la commande d'un moteur pas à pas, par exemple. 2 : Intro langage VHDL théorieL'apprentissage du langage VHDL est abordé progressivement de manière ex-cathedra. En parallèle à l'exposé, les étudiants seront amenés à décrire des exemples simples de circuits combinatoires et séquentiels ainsi que de machines séquentielles à tester sur une carte FPGA.
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| Modalités et critères d'évaluation : |
1 : Intro langage VHDL projetL'évaluation consiste à la réalisation de différents projets. Un rapport de travail sera établi pour chaque projet. Sur base du rapport de travail, les étudiants sont interrogés individuellement et de manière orale. Il est attendu de l'étudiant de montrer le fonctionnement du projet en question. Il lui sera également demandé de procéder à plusieurs modifications sur le projet afin de vérifier la bonne compréhension de la part de l'étudiant. Lors de l'interrogation, des questions liés à la théorie du projet sont soumises à l'étudiant. Le rapport de travail doit être transmis au professeur sept jours avant la date de l'interrogation (avant minuit), sans quoi l'étudiant ne pourra pas défendre son travail et sera sanctionné d'un zéro pour le projet. 2 : Intro langage VHDL théorieL'évaluation consiste à la réalisation d'un ou de différents projets. Un rapport de travail sera établi pour chaque projet. |
| Pondération A.A. : |
1 : Intro langage VHDL projetÉpreuve intégrée (voir pondération UE) 2 : Intro langage VHDL théorieÉpreuve intégrée (voir pondération UE) |
| Dispositions spéciales COVID-19 : |
1 : Intro langage VHDL projet2 : Intro langage VHDL théorie |
| Dispositions spéciales COVID-19 (session août/septembre 2020) : |
1 : Intro langage VHDL projet2 : Intro langage VHDL théorie |
| Sources, références et supports éventuels : |
1 : Intro langage VHDL projetEnoncés des projets disponibles via Teams de la HEL Cartes FPGA Zybo disponibles en classe 2 : Intro langage VHDL théorieNotes disponibles via Teams de la HEL Cartes FPGA Zybo disponibles en classe |
| Pondération U.E. : |
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Epreuve intégrée : 60 points |